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【2h】

Toward a Multiple Clock/Voltage Island Design Style for Power-Aware Processors

机译：面向功率感知处理器的多时钟/电压岛设计风格

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Emil Talpes; Diana Marculescu;
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年度 2005
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1. Toward a multiple clock/voltage island design style for power-aware processors [J] . Talpes E., Marculescu D. IEEE transactions on very large scale integration (VLSI) systems . 2005,第5期

机译：面向电源感知处理器的多时钟/电压岛设计风格
2. Synchroscalar: A Multiple Clock Domain, Power-Aware, Tile-Based Embedded Processor [J] . John Oliver, Ravishankar Rao, Paul Sultana, Computer architecture news . 2004,第2期

机译：同步标量：多时钟域，基于功耗的，基于图块的嵌入式处理器
3. System-Level Throughput Analysis for Process Variation Aware Multiple Voltage-Frequency Island Designs [J] . SIDDHARTH GARG, DIANA MARCULESCU ACM Transactions on Design Automation of Electronic Systems . 2008,第4期

机译：系统级吞吐量分析，可识别工艺差异的多个电压-孤岛设计
4. Process Variation Tolerant Pipeline Design Through a Placement-Aware Multiple Voltage Island Design Style [C] . Bonesi Stefano, Davide Bertozzi, Luca Benini, Design, Automation and Test in Europe Conference . 2008

机译：通过放置感知多电压岛设计风格进行处理变化耐受管线设计
5. Design and automation of voltage-scaled clock networks [D] . Sitik, Ahmet Can. 2015

机译：电压缩放时钟网络的设计与自动化
6. Synergism of coupled subsarcolemmal Ca2+ clocks and sarcolemmal voltage clocks confers robust and flexible pacemaker function in a novel pacemaker cell model [O] . Victor A. Maltsev, Edward G. Lakatta -1

机译：耦合的肌膜下Ca2 +时钟和肌膜电压时钟的协同作用在新型起搏器细胞模型中赋予强大而灵活的起搏器功能
7. Clock Network Power Saving Using Multi-Bit Flip-Flops in Multiple Voltage Island Design [O] . Jhen-Hong He, Li-Wei Huang, Jui-Hung Hung, 2013

机译：使用多个电压岛设计的多位触发器时钟网络省电
8. Supporting Multiple Cognitive Processing Styles Using Tailored Support Systems [R] . Tran, T. Q., Feigh, K. M., Pritchett, A. R. 2007

机译：使用量身定制的支持系统支持多种认知处理样式

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